UCIe 2.0 : Faire progresser l'écosystème ouvert des chiplets grâce à l'emballage 3D et à la facilité de gestion

Le consortium Universal Chiplet Interconnect Express (UCIe) Consortium a annoncé la publication de la spécification UCIe 2.0la nouvelle spécification UCIe 2.0 fait progresser l'écosystème ouvert des chiplets.

La dernière spécification introduit plusieurs améliorations clés. Tout d'abord, elle ajoute la prise en charge d'une architecture système normalisée pour la gérabilité, la testabilité et le débogage (DFx) entre plusieurs jeux de puces tout au long du cycle de vie du système dans l'emballage (SiP). Cela inclut une architecture DFx UCIe (UDA) optionnelle qui intègre une structure de gestion agnostique au sein de chaque puce pour les fonctions de test, de télémétrie et de débogage.

En outre, l'UCIe 2.0 prend en charge l'emballage 3D avec collage hybride. La nouvelle norme UCIe-3D prend en charge des pas de bosse allant de 1 micron à 25 microns, ce qui permet d'augmenter la densité de la bande passante et d'améliorer l'efficacité énergétique par rapport aux architectures 2D et 2,5D.

"Le consortium UCIe prend en charge une gamme variée de jeux de puces pour répondre aux besoins de l'industrie des semi-conducteurs, qui évolue rapidement", a déclaré Cheolmin Park, président et vice-président de Samsung Electronics.

La spécification UCIe 2.0 s'appuie sur les itérations précédentes en développant une pile de solutions complète et en encourageant l'interopérabilité entre les solutions de jeux de puces.

La spécification comprend également des modèles de boîtiers optimisés pour faciliter l'interopérabilité et les tests de conformité, ce qui permet aux fournisseurs de valider les fonctions prises en charge par leurs appareils basés sur l'UCIe par rapport à une implémentation de référence connue.

Il est à noter que la spécification UCIe 2.0 reste entièrement compatible avec les spécifications UCIe 1.1 et 1.0, ce qui garantit une transition en douceur pour les conceptions existantes basées sur les puces.