Samsung et SK Hynix pourraient améliorer les performances des accélérateurs d'IA grâce à l'arrivée de la norme DRAM HBM4

La DRAM HBM est encore coûteuse par rapport à la solution GDDR intégrée dans les cartes vidéo grand public cartes vidéo grand publicmais le prix justifie largement les gains de performance. C'est la raison pour laquelle la mémoire HBM est fournie avec les accélérateurs HPC et AI pour le moment. C'est également la raison pour laquelle les dernières cartes H100 de Nvidia coûtent si cher, car elles contiennent de la DRAM HMB3E. Des sources sud-coréennes proches de DigiTimes affirment que la situation pourrait bientôt changer avec l'introduction de la norme HBM4 qui double la largeur du bus mémoire par rapport à la version précédente.

Selon DigiTimes, la norme HBM4 sera la mise à niveau la plus importante dans l'histoire de la DRAM HBM, car elle fera passer la largeur du bus de pile de 1024 à 2048 bits. La norme HBM3 actuelle affiche ~9 GT/s par puce, ce qui donne une bande passante de pointe de 1,15 TB/s pour toutes les piles. Si la norme HBM4 conserve le même nombre de piles, la bande passante maximale pourrait atteindre 2,30 TB/s.

Prenons l'exemple de la carte Nvidia H100de Nvidia. Cette carte comporte six matrices HBM3E de 1024 bits (KGSD) combinées pour une interface de 6144 bits. En raison de préoccupations liées à la difficulté accrue de fabriquer des piles de mémoire comportant plus de 1 024 trous de silicium, Samsung et SK Hynix devront prouver qu'ils peuvent effectivement conserver le même nombre de piles tout en augmentant la largeur du bus à 2048 bits, malgré les déclarations de rendements proches de 100 %.

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